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  在舊金山舉行的第68屆年度 IEEE 國際電子設(shè)備會議。IEDM 是最先進(jìn)的半導(dǎo)體器件技術(shù)的首屈一指的會議。括英特爾、臺積電、三星、IBM、美光、欣興、日月光、應(yīng)用材料等無數(shù)企業(yè)，IMEC、CEA-Leti等研究機構(gòu)，再到多所大學(xué)在內(nèi)的組織都展示了半導(dǎo)體的前沿技術(shù)。這里的前沿不僅僅指最先進(jìn)的邏輯工藝，還包括存儲器、模擬、封裝等諸多領(lǐng)域。保持對本次會議的關(guān)注很重要，因為它展示的技術(shù)將導(dǎo)致設(shè)備、代工廠、無晶圓廠、設(shè)備和封裝等業(yè)務(wù)發(fā)生變化。 
  IEDM 上討論的許多進(jìn)步、發(fā)展和研究的簡短系列的一部分，其中將涵蓋高級邏輯技術(shù)和高級封裝。本文將涵蓋 CFET——GAA晶體管的下一個演進(jìn)、順序堆疊（Sequential Stacking）、LFET、應(yīng)用材料無障礙鎢金屬堆疊（Barrierless Tungsten Metal Stack,）、三星混合鍵合邏輯 4um 和 HBM、ASE FoCoS、臺積電 3nm FinFlex 和自對準(zhǔn)觸點、英特爾 EMIB 3 和 Foveros Direct、Qualcomm Samsung 5nm DTCO & Yield、IBM 垂直傳輸 FET (VTFET) 和 RU 互連等技術(shù)。 

  在 IEDM 2022 上，臺積電談到了 N3B 和 N3E 。在關(guān)于N3E的論文中，臺積電介紹了FinFlex。這是進(jìn)入 N3 節(jié)點系列的巨大設(shè)計技術(shù)協(xié)同優(yōu)化 (DTCO) 的一部分。FinFlex 是一種高級形式的鰭減少（ fin depopulation）。通常，隨著鰭的減少，標(biāo)準(zhǔn)單元中 NMOS 和 PMOS 鰭的數(shù)量會減少。這允許降低電池高度，從而提高密度。有了更先進(jìn)的節(jié)點，每個鰭片還可以承載更多的驅(qū)動電流，允許鰭片數(shù)量減少而對性能的影響很小。 

  然而，隨著單元（cell）高度的降低，互連成為一個更具限制性的因素。對于1-fin cell，幾乎沒有互連空間，互連幾乎肯定會成為唯一的瓶頸。對于 FinFlex，使用 2-1 fin 設(shè)置，其中 1 fin cell堆疊在 2 fin cell的頂部。這有助于緩解互連瓶頸并有效地產(chǎn)生高度為 1.5 fins的cell。借助 N3E，臺積電提供了三個庫，一個用于高密度的 2-1 單元庫，一個用于平衡功率和性能的 2-2 單元庫，以及一個用于高性能的 3-2 單元庫。 
  據(jù)臺積電稱，2-1 單元庫（ cell library）在相同性能下功耗降低 30%，在相同功率下性能提高 11%，并且相對于其 N5 節(jié)點上的 2-fin 庫面積減少 36%。2-2 單元庫在 iso-performance 下功耗降低 22%，iso-power 性能提高 23%，面積減少 28%。3-2 單元庫提供低 12% 的功耗 iso-performance、高 32% 的性能 iso-power 和 15% 的面積。 

  N3E 還提供 6 種閾值電壓（threshold voltage ）選項，eLVT、uLVT、uL-LVT、LVT、L-LVT 和 SVT。每一種都在功率和性能方面進(jìn)行了不同的權(quán)衡，并允許設(shè)計人員更精確地調(diào)整它們的功率性能特性。 比較 2-1 和 3-2 cell時，臺積電顯示 3-2 cell的性能高出 9%。除非設(shè)計人員絕對需要這種性能，否則性能上的提升是微乎其微的。這加強了更密集、更節(jié)能的圖書館的理由。但是，這忽略了互連密度限制。FinFlex 使設(shè)計人員能夠使用密度較低的單元（例如 2-2 和 3-2 單元）實現(xiàn)最高密度，以最大限度地提高互連布線和性能。N3E 的金屬堆疊雖然比 N3B 略微放松，但仍然非常致密。metal 0 的間距為 23nm，比 N5 減少了 18%。metal 0還提供雙倍寬度，以實現(xiàn)更低的電阻和更高的性能。 

 臺積電在銅互連中加入了創(chuàng)新的liner，以降低較低金屬層的電阻。我們相信這種liner是釕，英特爾也在其 10nm 節(jié)點中用作liner。接觸電阻降低了 20-30%，通孔電阻降低了 60%。臺積電還提到，在 N3B 上需要使用 EUV 進(jìn)行雙圖案化的三個關(guān)鍵層已被在 N3E 上使用 EUV 進(jìn)行單圖案化所取代。這降低了復(fù)雜性、成本并縮短了周期時間。 
N3E 在今年晚些時候進(jìn)入大批量生產(chǎn)時，將成為生產(chǎn)中最先進(jìn)的節(jié)點。臺積電將繼續(xù)在邏輯前沿占據(jù)主導(dǎo)地位。像 FinFlex 這樣的創(chuàng)新表明臺積電正在銳意進(jìn)取。 

  自從臺積電在 N16 上過渡到 FinFET 以來，鰭的輪廓對于提高性能和降低功耗至關(guān)重要。盡管臺積電能夠?qū)艠O長度從 N7 上的 16-23nm 減少到 N3B 上的 12-14nm，但臺積電也提到柵極長度縮放已達(dá)到極限。即使采用鰭片優(yōu)化，臺積電也無法進(jìn)一步降低這一點。這進(jìn)一步強調(diào)了設(shè)計技術(shù)協(xié)同優(yōu)化 (DTCO) 對于進(jìn)一步擴(kuò)展到未來的重要性。此外，有人提到 FinFET 晶體管架構(gòu)已達(dá)到極限，必須轉(zhuǎn)向納米片晶體管架構(gòu)。 通過 N3B，臺積電還實施了自對準(zhǔn)觸點 (SAC：Self-Aligned Contacts)。這非常有趣，因為英特爾從 22nm 開始就開始實施 SAC。同時，臺積電第一個采用該技術(shù)的節(jié)點是N3B。此外，他們還刪除了 N3E 中的 SAC。 由于接觸多晶硅間距和柵極長度之間的比例差異，接觸的著陸面積已顯著縮小。更嚴(yán)格的對齊公差和由多個掩模引起的重疊問題加劇了這種情況。 

  SAC 使觸點甚至可以落在柵極頂部而不會使晶體管短路。雖然這增加了工藝復(fù)雜性并因此增加了成本，但它提高了良率。不幸的是，隨著gate-SD接觸電容顯著增加，它也會影響性能。臺積電在 N3B 上的方案允許柵極接觸結(jié)處的泄漏保持恒定，即使在更寬的柵極長度和工藝變化（其中接觸和柵極與柵極的不同部分對齊）也是如此。SAC 還將接觸電阻降低了 45%，將變化降低了 50%。這允許更好的靜電和性能，以及更高的制造產(chǎn)量。 

  隨著柵極和接觸之間的間隙不斷減小以及由于 FinFET 結(jié)構(gòu)，臺積電面臨著增加?xùn)艠O接觸結(jié)處電容的問題。雖然較厚的墊片可以緩解這個問題，但這會帶來其他問題，例如更高的接觸電阻。不可避免地，臺積電希望降低介電常數(shù)并使用低 k 材料。盡管空氣的 k=1 很有前途，但臺積電的 TCAD 模擬表明，與切換到 k<4.0 的電介質(zhì)相比，它的影響更小。這將最大電壓提高了 200mV 以上，并將結(jié)點處的電容降低了 2.5%。這些只是優(yōu)化新工藝技術(shù)時可能被忽視的一些次要細(xì)節(jié)。臺積電還在其 N3B 節(jié)點上展示了測試芯片的 shmoo 圖，其中顯示 CPU 核心在 1.2V 時達(dá)到 3.5 GHz，GPU 核心在 1.2V 時達(dá)到 1.7 GHz。他們還展示了芯片中 SRAM 的 shmoo 圖，該芯片在低至 0.5V 時仍能正常工作。 

  除了臺積電，三星都帶來了當(dāng)下先進(jìn)的解決方案。在先進(jìn)封裝方面，臺積電、英特爾和三星在 IEDM 上提供了他們先進(jìn)封裝技術(shù)的更新。隨著前沿節(jié)點的成本進(jìn)一步增加，先進(jìn)封裝只會變得越來越重要。 一、TSMC使用有機中介層 (CoWoS-R) 的異構(gòu)和小芯片集成 臺積電對 CoWoS-R 進(jìn)行了一些小更新。盡管這主要是對現(xiàn)有信息的重申，但臺積電表示他們可以采用 2μm/2μm 或 1μm/1μm 的 L/S 進(jìn)行封裝。他們還展示了它被用于將 HBM3 鏈接到小芯片。 

面向小芯片和異構(gòu)集成的 ASE 先進(jìn)封裝技術(shù)平臺 近年來，日月光一直在改進(jìn)其封裝選擇組合，以保持與臺積電和其他公司的競爭力。在 IEDM 上，他們提供了許多封裝選項的摘要。Fanout Chip on Substrate (FOCoS) 有多種形式，例如 FOCoS-Chip First (FOCoS-CF) 和 FOCoS-Chip Last (FOCoS-CL)。這些之間的區(qū)別類似于臺積電對CoWoS 和 InFO的區(qū)分。 FOCoS-CF 支持 4 個重分布層 (RDL)，線距/間距為 2/2μm。他們展示了一個test vehicle，在 47.5x47.5mm 2封裝上有兩個 30x28mm 2芯片。FOCoS-CL 具有 4 層具有相同線/間距的 RDL。它具有 55μm 的微凸點間距，類似于英特爾 Sapphire Rapids 中 EMIB 的間距。所示的測試車輛有一個尺寸為 30x28mm 2的 ASIC 裸片，以及在 47.5x47.5mm 2封裝上的兩個 HBM 堆棧。 

  ASE 還展示了 FOCoS-Bridge (FOCoS-B)。這涉及使用嵌入式硅橋，線/間距小至 <0.8/0.8μm。他們的網(wǎng)站聲明它下降到 0.6/0.6μm。我們認(rèn)為 FoCoS-B 是 SPIL 在被 ASE 收購之前開發(fā)的 FOEB 的重命名版本。他們的測試車輛展示了具有 0.8/0.8μm 線/間距的 FoCoS-B。它有 2 個 ASIC 芯片和 8 個 HBM2e 堆棧。 

文章來源于半導(dǎo)體行業(yè)觀察